SmGen

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SmGen es un generador de máquinas de estado finito para Verilog. Sin embargo, no es una herramienta de entrada de FSM. La entrada es similar al comportamiento verilog. SmGen genera un diseño basado ensynthesizabe FSM a partir de él. El diseñador proporciona explícitamente los límites de reloj.

historial de versiones

  • Versión files publicado en 2010-06-11
    Varias correcciones y actualizaciones
  • Versión N/A publicado en 2010-06-11

Detalles del programa