SmGen
Podrás descargarlo en 5 segundos.
También puede hacer clic en el siguiente enlace de descarga externa para iniciar la descarga:
http://sourceforge.net/projects/smgenerator/files/smgen_0.1.tgz/download
acerca de SmGen
SmGen es un generador de máquinas de estado finito para Verilog. Sin embargo, no es una herramienta de entrada de FSM. La entrada es similar al comportamiento verilog. SmGen genera un diseño basado ensynthesizabe FSM a partir de él. El diseñador proporciona explícitamente los límites de reloj.
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